臺積電正加速推進其N2制造工藝的完善，預計將在2025年下半年大規(guī)模生產(chǎn)2nm級半導體。該公司目前正全力優(yōu)化這項技術，以降低可變性和缺陷密度，進而提升良率。
據(jù)內(nèi)部消息透露，臺積電已成功將測試芯片的良率提升了6%，這一進步有望為客戶節(jié)省數(shù)十億美元的成本。然而，關于這是SRAM測試芯片還是邏輯測試芯片的良率提升，自稱Dr. Kim的臺積電員工并未具體說明。鑒于臺積電計劃于明年1月提供2nm技術的多項目晶圓服務，此次良率提升可能并未直接針對最終將采用2nm制造的實際芯片原型。
提高SRAM和邏輯測試芯片的良率對客戶而言意義重大，因為這將直接影響到他們的成本?？蛻粜枰Ц毒A費用，而更高的良率意味著他們可以獲得更多可用的芯片，從而降低成本。
臺積電的N2制造工藝是該公司首次采用全柵（GAA）納米片晶體管的技術。這種新工藝有望顯著降低功耗、提升性能，并提高晶體管密度。與3nm FinFET晶體管相比，臺積電的GAA納米片晶體管不僅尺寸更小，而且通過改進的靜電控制和減少泄漏，可以在不影響性能的情況下實現(xiàn)更小的高密度SRAM位單元。這種設計增強了閾值電壓調(diào)節(jié)，確保了操作的可靠性，并允許邏輯晶體管和SRAM單元進一步小型化。
據(jù)預測，使用N2制造工藝制造的芯片在相同晶體管數(shù)量和頻率下，功耗將比N3E節(jié)點上的芯片降低25%~30%；在相同晶體管數(shù)量和功率下，性能將提升10%~15%；而在保持與N3E節(jié)點上制造的半導體相同速度和功率的情況下，晶體管密度將提高15%。
臺積電預計將在2025年下半年某個時間點，很可能是年底，開始在其N2工藝上量產(chǎn)芯片。這將為臺積電提供充足的時間來提高產(chǎn)量并進一步降低缺陷密度，以確保順利過渡到這一全新的制造工藝。
