博通公司近期揭曉了其創(chuàng)新性的3.5D XDSiP封裝平臺(tái)，該平臺(tái)專為高性能AI和HPC處理器設(shè)計(jì)，旨在滿足日益增長(zhǎng)的算力需求。該平臺(tái)支持的芯片面積最大可達(dá)6000平方毫米，這一數(shù)字令人矚目。

為直觀展現(xiàn)這一面積，我們可以將其與NVIDIA即將推出的Blackwell架構(gòu)旗艦芯片GB202進(jìn)行對(duì)比。據(jù)悉，GB202的芯片面積為744平方毫米，而博通的3.5D XDSiP平臺(tái)所支持的芯片面積，相當(dāng)于約八顆GB202芯片的總和。

在技術(shù)上，博通的3.5D XDSiP平臺(tái)融合了臺(tái)積電的CoWoS-L封裝技術(shù)，結(jié)合2.5D集成和3D封裝的優(yōu)勢(shì)，從而得名3.5D。該平臺(tái)能夠?qū)?D堆疊芯片、網(wǎng)絡(luò)與I/O芯粒以及HBM內(nèi)存高度整合，形成系統(tǒng)級(jí)封裝（SiP）。其最大中介層面積可達(dá)4719平方毫米，相當(dāng)于光罩面積的5.5倍，同時(shí)支持最多12顆HBM3或HBM4高帶寬內(nèi)存芯片的封裝。

為了實(shí)現(xiàn)極致性能，博通提出了采用F2F（面對(duì)面）方法，通過(guò)混合銅鍵合（HCB）技術(shù)，將不同的計(jì)算芯粒堆疊在一起。這一方案的關(guān)鍵在于，使用無(wú)凸起HCB技術(shù)將上層和底層芯片直接堆疊，無(wú)需傳統(tǒng)的TSV硅通孔。

這一創(chuàng)新帶來(lái)了諸多好處：信號(hào)連接數(shù)量大幅提升約7倍，信號(hào)傳輸路徑縮短，互連功耗最多可降低90%，從而極大降低了延遲，同時(shí)提供了更高的堆疊靈活性。

博通計(jì)劃利用這一先進(jìn)的封裝平臺(tái)，為Google、meta、OpenAI等科技巨頭設(shè)計(jì)定制化的AI/HPC處理器和ASIC芯片。同時(shí)，博通還將提供豐富的IP資源，包括HBM PHY、PCIe、GbE，甚至是全套芯粒方案和硅光子技術(shù)。這意味著客戶可以專注于設(shè)計(jì)其處理器的核心部分——處理單元架構(gòu)，而無(wú)需擔(dān)心外圍IP和封裝問(wèn)題。

據(jù)博通透露，首款基于3.5D XDSiP封裝平臺(tái)的產(chǎn)品預(yù)計(jì)將于2026年推出，這無(wú)疑將為AI和HPC領(lǐng)域帶來(lái)一場(chǎng)技術(shù)革命。